本书通过大量完整的实例讲解了使用Verilog HDL进行超大规模集成电路设计的结构化建模方法、关键步骤和设计验证方法等实用内容。全书共分11章，涵盖了建模、结构平衡、功能验证、故障模拟和逻辑合成等关键问题，还有合成后设计确认、定时分析及可测性设计等内容。 本书结构清晰，内容组织合理，适用于计算机、电子等相关专业本科高年级学生或研究生课程，同时也适用于对学习Verilog HDL及其在现代集成电路设计流中的应用感兴趣的专业工程师和技术人员。